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/* SPDX-License-Identifier: GPL-2.0 */
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* Copyright 2016 Freescale Semiconductor, Inc.
* Copyright 2017 NXP
*/
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/* VPU */
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/* GPU CORE */
#define IMX8MQ_CLK_GPU_CORE_SRC 97
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#define IMX8MQ_CLK_GPU_CORE_DIV 99
/* GPU SHADER */
#define IMX8MQ_CLK_GPU_SHADER_SRC 100
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/* BUS TYPE */
/* MAIN AXI */
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/* DISP APB */
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/* USB_BUS */
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/* GPU_AHB */
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/* NOC_APB */
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/* AHB */
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/* AUDIO AHB */
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/* DRAM_ALT */
#define IMX8MQ_CLK_DRAM_ALT 118
/* DRAM APB */
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/* PCIE_CTRL */
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/* DC_PIXEL */
#define IMX8MQ_CLK_DC_PIXEL 127
/* LCDIF_PIXEL */
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/* SAI1~6 */
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/* SPDIF1 */
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/* ENET_REF */
#define IMX8MQ_CLK_ENET_REF 137
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#define IMX8MQ_CLK_ENET_TIMER 138
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#define IMX8MQ_CLK_ENET_PHY_REF 139
/* NAND */
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/* QSPI */
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/* USDHC2 */
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/* I2C1 */
#define IMX8MQ_CLK_I2C1 144
/* I2C2 */
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/* I2C3 */
#define IMX8MQ_CLK_I2C3 146
/* I2C4 */
#define IMX8MQ_CLK_I2C4 147
/* UART1 */
#define IMX8MQ_CLK_UART1 148
/* UART2 */
#define IMX8MQ_CLK_UART2 149
/* UART3 */
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/* UART4 */
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/* USB_CORE_REF */
#define IMX8MQ_CLK_USB_CORE_REF 152
/* USB_PHY_REF */
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/* ECSPI1 */
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/* GPT1 */
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#define IMX8MQ_CLK_WDOG 171
/* WRCLK */
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/* DSI_CORE */
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/* DSI_DBI */
#define IMX8MQ_CLK_DSI_DBI 175
/*DSI_ESC */
#define IMX8MQ_CLK_DSI_ESC 176
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#define IMX8MQ_CLK_CSI1_CORE 177
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#define IMX8MQ_CLK_CSI1_PHY_REF 178
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#define IMX8MQ_CLK_CSI1_ESC 179
/* CSI2_CORE */
#define IMX8MQ_CLK_CSI2_CORE 170
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#define IMX8MQ_CLK_CSI2_PHY_REF 181
/* CSI2_ESC */
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/* PCIE2_CTRL */
#define IMX8MQ_CLK_PCIE2_CTRL 183
/* PCIE2_PHY */
#define IMX8MQ_CLK_PCIE2_PHY 184
/* PCIE2_AUX */
#define IMX8MQ_CLK_PCIE2_AUX 185
/* ECSPI3 */
#define IMX8MQ_CLK_ECSPI3 186
/* CCGR clocks */
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#define IMX8MQ_CLK_VPU_G1_ROOT 240
#define IMX8MQ_CLK_VPU_G2_ROOT 241
/* SCCG PLL GATE */
#define IMX8MQ_SYS1_PLL_OUT 242
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#define IMX8MQ_GPT_3M_CLK 246
#define IMX8MQ_CLK_IPG_ROOT 247
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#define IMX8MQ_CLK_SAI1_IPG 249
#define IMX8MQ_CLK_SAI2_IPG 250
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#define IMX8MQ_CLK_SAI6_IPG 254
/* DSI AHB/IPG clocks */
/* rxesc clock */
#define IMX8MQ_CLK_DSI_AHB 255
/* txesc clock */
#define IMX8MQ_CLK_DSI_IPG_DIV 256
#define IMX8MQ_CLK_TMU_ROOT 257
/* Display root clocks */
#define IMX8MQ_CLK_DISP_AXI_ROOT 258
#define IMX8MQ_CLK_DISP_APB_ROOT 259
#define IMX8MQ_CLK_DISP_RTRM_ROOT 260
#define IMX8MQ_CLK_OCOTP_ROOT 261
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#define IMX8MQ_CLK_DRAM_CORE 263
#define IMX8MQ_CLK_MU_ROOT 264
#define IMX8MQ_VIDEO2_PLL_OUT 265
#define IMX8MQ_CLK_CLKO2 266
#define IMX8MQ_CLK_NAND_USDHC_BUS_RAWNAND_CLK 267
#define IMX8MQ_CLK_END 268
#endif /* __DT_BINDINGS_CLOCK_IMX8MQ_H */
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